フィル・デイヴィス

48V 化で向上する配電性能

電力供給ネットワーク（PDN）は、あらゆる電源システムの基盤です。システムの電力需要が高まるにつれて、従来のPDN では十分な性能を提供することが困難になりつつあります。電源システム全体の電力損失と熱管理を改善するためにはPDN の性能を向上させる必要があり、主に次の2 つの方法があります。1 つめは、ケーブルやコネクタを大型化し、マザーボードの電源プレーンの厚みを増して、PDN の抵抗を低減することです。2 つめは、PDN の電圧を上げ、電流を低減することです。電流を減らすことで、ケーブル、コネクタ、マザーボードの銅プレーンの小型化ができ、これらのサイズ、コスト、重量を削減することができます。

これまで長年にわたり1 つめの方法が使われてきました。これは、単相AC-DC コンバータ、12V DC-DC コンバータ、およびレギュレータからなる数十年にわたって構築されてきた大規模なエコシステムの存在があり、それらとの互換性を維持する必要があるためです。そのほかの理由に、高電圧から負荷点（PoL）の低電圧に直接効率良く変換するためのDC-DC コンバータのトポロジが限られていたことや、そのような高電圧コンバータやレギュレータはコストが高いことが挙げられます。

しかし、最近の電源設計では、2 つめの方法、つまり、PDN に高電圧を採用する方法が増えています。これは、システムの電力が大幅に増大したことに起因します。データセンターでは、AI（人工知能）、機械学習、およびディープラーニングを導入することで、1 ラック当たりの電力が20kW レベルまで急増しました。さらに、スーパーコンピュータのサーバーラックでは1 ラック当たり 100kW に達しようとしています。

図 1: 理想的なPOL 給電システム。レギュレータは、VIN = VOUT の場合に効率が最大になります。大電流を供給するときは負荷の直近から給電すると、 I²R 損失が最小になるため高効率になります。

最新のCPU やAI プロセッサはとても大きな電力を消費します。増大する電力に対応するため、配電システム全体（ラックへの配電からラック内の配電、さらにはサーバーブレード上のPDN まで）の見直しが必要です。ラックの電力が5kW レベルだった頃、ラックへの給電は通常、単相AC が使用されていました。AC は12V に変換され、サーバーブレードに配電されていました。5kW レベルの PDN の電流は416A（5kW/12V）となり、きわめて太いケーブルによって配電されていました。

2015 年頃にはプロセッサの電力が飛躍的に増大し始めたことに伴い、ラックの電力は12kW レベルになりました。そのため、12V のPDN では、ラック内で1kA もの大電力を扱う必要が生じました。OCP（Open Compute Project）コンソーシアム（参加組織の多くがクラウド、サーバー、CPU 企業）は、12V ラックの設計を継続的に進化させており、配電ケーブルをバスバーに変更し、ラック内に複数の単相AC-12V コンバータを分散配置することで、サーバーブレードまでのPDN の距離と抵抗値を
最小限に抑えました。ラック給電について変更された主な点は、ラックへ3 相AC を引いて、その各相から単相AC を得るようになった点です。

ラックとデータセンターソリューションを独自に構築できる企業は、48V 配電に移行し始めており、これにより12kW ラックのPDN の電流は250A まで低減しました。しかし、ブレードの電力変換が新たな課題になりました。

図2: 大電力のプロセッサに給電する場合、「最後の1 インチ」が障害となります。Vicor の技術はこの点を改善し、マザーボード設計をシンプルにします。

ラックの消費電力が20kW を超えたことに伴い、サーバーラックのPDN 設計の進化が続いています。従来の12V システムを維持する試みが多方面で行われていますが、データセンターにAI を導入し、プロセッサの定常状態で1kA 超、ピーク電流は2kA に迫る状況では、12V ベースのPDN ではとても対応することはできません。AI の性能が12V PDN によって制限を受けることとなり、結果として、性能のみならず競争力もそがれてしまうのです。

大電力ラックの多くの課題に対処するため、OCP コンソーシアムは48V PDN 対応のラックを導入する方針へと舵を切りました。12V 配電から48V に移行すると、入力電流を4 分の1（I = P / V）に、損失を16 分の1（電力損失 = I²R）に低減することができます。さらに、車載および5G 産業、LED 照明、ディスプレイ、および他の産業用アプリケーションでも48V 配電に移行しています。このように、48V 電源のエコシステムが急速に拡大しています。48V への移行はビジネス上合理的です。しかし、すべての48V コンバータのトポロジとアーキテクチャが同じというわけではありません。市場に出回る48V コンバータの性能には大きな違いがあるため、慎重に検討しなければなりません。

大電力ラックおよびデータセンターに要求される最重要事項は、高い性能と電力効率です。そのため、ブレードへの配電のために三相AC-48V のAC-DC コンバータの採用をはじめた企業もあります。ラック内で、配電された高電圧DC（整流された3 相AC から得られる380V）を使う場合もあります。一部の高性能コンピューティング（HPC）の企業では、最大100kW のラックに HVDC PDN を使用しています。

ブレードに給電するPDN が48V に変わると、ブレード内のコンバータを変更する必要がでてきます。それに伴い、DC-DC コンバータとレギュレータのアーキテクチャ、トポロジ、パッケージングの置換えが生じます。

48V 系は、データセンターサーバー用途では新しいシステムですが、ルーターやネットワークスイッチなどの通信アプリケーションでは、-48V 鉛蓄電池の充電式バックアップバッテリシステムとして一般的になっています。データセンターサーバーで従来から使用されている一般的なアーキテクチャは、中間バスアーキテクチャ（IBA）と呼ばれるものです。IBA は、-48V を+12V に変換するための絶縁型の非安定化バスコンバータで構成されており、負荷点に配置するマルチフェーズ方式バック
型レギュレータへ給電します。あるクラウドコンピューティング企業とHPC 企業が、当初48V システム用にこのアーキテクチャを採用しましたが、電力が増大し、負荷デバイスの電圧が1V 以下に低下したため、別のアーキテクチャとトポロジが必要になりました。

高性能かつ高電力密度を実現するためには、適切な電源システムアーキテクチャ、スイッチングトポロジ、およびパッケージング技術が不可欠です。AI およびプロセッサの消費電流が上昇すると、レギュレータと負荷デバイスの間のPDN 抵抗の影響が増大するため、大電力のPOL コンバータを高密度に実装することが重要になります。

最先端のAI プロセッサは、定常電流は1kA、ピーク電流は1.5 ～ 2kA に達します。従来のマルチフェーズ方式バックレギュレータの出力からプロセッサまでの標準的なPDN 抵抗が、200 ～ 400μ Ωであることを考えると、PCB の電力損失は、定常状態で200 ～ 400W（P = I²R）となります。この電力損失はとても大きく、どんなシステムでも許容できないでしょう。

PDN の電力損失は、DC-DC レギュレータの効率と性能に関して致命的な影響を与えます。これは負荷点の問題ですので、電力を減らすための高電圧化の対処はできません（PoL 電圧はムーアの法則に従って急速に低下している）。そのため、唯一の合理的なアプローチは、できる限りプロセッサの近傍にレギュレータを配置し、PDN 抵抗を低減することです。マルチフェーズ方式バックレギュレータの場合、通常、AI プロセッサ用の大電流を供給するには16 ～ 24 フェーズが必要となりますが、
これはもはや電流密度が高い手法とは言えず、PDN の電力損失の問題を解決できません。

Factorized Power Architecture

IBA に代わる手段のひとつが、Vicor Factorized Power Architecture（FPA ™）です。これは、前段の定電圧ステージ（PRM ™）とそれに続く電圧変換ステージ（VTM ™）で構成されています。この独自のアーキテクチャを採用することで、各ステージを、もっとも性能が上がる構成にすることができ
ます。PRM は、非絶縁で48V（48V は安全特別低電圧、SELV）を定電圧化します。高精度に定電圧化された48V を負荷点（PoL）の電圧へ変換するのは、電圧変換比固定コンバータであるVTM です（出力電圧と入力電圧の比は固定値）。

図3: MCM モジュールは大電流を供給でき、マザーボードまたはプロセッサのサブストレート上に、プロセッサに隣接して配置することができます。この近接の配置により、PDN の損失が最小限に抑えられると同時に、プロセッサのサブストレートに必要な電源用のBGA ピンの数が削減できます。

このアーキテクチャと高い性能が実現できたのは、PRM およびVTM に独自の回路トポロジを用いているからです。PRM はゼロ電圧スイッチングトポロジを、VTM は独自のSine Amplitude Converter （SAC ™）トポロジを用いています。VTM は基本的に、入力電圧を1/K の比率で降圧し、同時に電流を K 倍することができる直流のトランスです。VTM（または、カレントマルチプライヤ）は、電流密度の高いPoL コンバータ（現製品は2A/mm² に達する）であり、革新的なChiP ™パッケージング技
術と磁性体素子を高度に集積したことにより、プロセッサのごく近傍に配置することができます。

このように電流密度が非常に高いためフレキシブルな配置が可能であり、プロセッサの消費電流に応じて、水平方向または垂直方向の給電方法（LPD およびVPD）を選択できます。LPD 方式では、カレントマルチプライヤはAI プロセッサから数mm 以内の同一サブストレート上、あるいは、マザーボード上に実装できるため、PDN 抵抗は約50μ Ωに低減できます。

図4: 垂直電力給電（VPD）により、配電損失とVR のPCB 面積がさらに削減できます。VPD は Vicor のLPD ソリューションと同様に、バイパスコンデンサがカレントマルチプライヤまたはGCM ™モジュールに集積されます。

さらに高い性能を実現するためVPD 方式では、カレントマルチプライヤをプロセッサの真裏に配置します。このとき、電源出力ピンの位置は、表面のプロセッサの電源ピンと、ピッチと位置を一致させます。また、カレントマルチプライヤのパッケージには、通常はプロセッサ直裏のマザーボードまたはサブストレート上に実装される高周波用バイパスコンデンサも集積されます。このタイプのカレントマルチプライヤを、GCM（Geared Current Multiplier）と呼びます。VPD を用いることで PDN 抵抗を5 ～ 7μΩ と非常に低くすることができるため、AI プロセッサは本来の性能を発揮できるようになります。

結論

大電力給電に伴って生ずる複雑な問題を解決して、高い配電性能を実現するためには、包括的な設計アプローチが必要です。最も困難な電力の課題を解決するためには、アーキテクチャ、トポロジ、およびパッケージの刷新をしなければなりません。高電圧のPDN は、給電システムの多くの課題を解決できます。HPC およびAI が確実に性能を発揮する次世代電源システムを実現するためには、PDN 抵抗を低減することが鍵になります。